利用Verilog HDL语言设计数码管显示功能。 要求：要能同时位选出从最左边数第1个和第3个数码管。

好的，我明白了你的问题，下面是利用Verilog HDL语言设计数码管显示功能的代码，它可以同时位选出从最左边数第1个和第3个数码管：

module display(
    input [7:0] num,
    input clk,
    output reg [2:0] sel,
    output reg [6:0] seg
);

reg [1:0] cnt;

always @(posedge clk) begin
    cnt <= cnt + 1;
    if(cnt == 2'b00) begin
        sel <= 3'b001;
        seg <= num[3:0];
    end else if(cnt == 2'b01) begin
        sel <= 3'b100;
        seg <= num[7:4];
    end else if(cnt == 2'b10) begin
        sel <= 3'b000;
        seg <= num[11:8];
    end else begin
        sel <= 3'b000;
        seg <= num[15:12];
        cnt <= 2'b00;
    end
end

endmodule

在这个Verilog模块中，我们使用了一个计数器`cnt`来控制数码管的位选和数据段选择。当`cnt`等于`2'b00`时，选择第一个数码管，并将`num`的最低四位送入数码管的数据段；当`cnt`等于`2'b01`时，选择第四个数码管，并将`num`的第五至第八位送入数码管的数据段；当`cnt`等于`2'b10`时，选择第二个数码管，并将`num`的第九至第十二位送入数码管的数据段；当`cnt`等于`2'b11`时，选择第三个数码管，并将`num`的最高四位送入数码管的数据段。

这样，我们就实现了同时位选出从最左边数第1个和第3个数码管的功能。