用 Verilog HDL 代码或原理图设计一个电子时钟

以下是一个使用 Verilog HDL 代码设计的电子时钟的例子。这个例子使用了基本的计数器和分频器来生成时钟信号，同时使用了时序逻辑来控制显示的数字。

module clock(
    input clk,
    output reg [3:0] seg_a,
    output reg [3:0] seg_b,
    output reg [3:0] seg_c,
    output reg [3:0] seg_d,
    output reg dp
);

reg [3:0] counter_sec = 4'b0000; // 秒计数器
reg [3:0] counter_min = 4'b0000; // 分钟计数器
reg [3:0] counter_hour = 4'b0000; // 小时计数器
reg [1:0] div_sec = 2'b00; // 秒分频器
reg [1:0] div_min = 2'b00; // 分钟分频器

// 时钟分频器
always @(posedge clk) begin
    if (div_sec == 2'b00) begin
        // 每秒钟计数器加1
        if (counter_sec == 4'b1001) begin
            counter_sec <= 4'b0000;
            if (div_min == 2'b00) begin
                // 每分钟计数器加1
                if (counter_min == 4'b1001) begin
                    counter_min <= 4'b0000;
                    // 每小时计数器加1
                    if (counter_hour == 4'b1001) begin
                        counter_hour <= 4'b0000;
                    end else begin
                        counter_hour <= counter_hour + 1;
                    end
                end else begin
                    counter_min <= counter_min + 1;
                end
            end
        end else begin
            counter_sec <= counter_sec + 1;
        end
    end

    // 秒分频器
    if (div_sec == 2'b01) begin
        div_sec <= 2'b00;
    end else begin
        div_sec <= div_sec + 1;
    end

    // 分钟分频器
    if (div_min == 2'b11) begin
        div_min <= 2'b00;
    end else begin
        div_min <= div_min + 1;
    end
end

// 数码管控制
always @(posedge clk) begin
    case(counter_sec)
        4'b0000: begin
            seg_a <= 4'b011111;
            seg_b <= 4'b000001;
            seg_c <= 4'b011111;
            seg_d <= 4'b011111;
        end
        4'b0001: begin
            seg_a <= 4'b000001;
            seg_b <= 4'b000001;
            seg_c <= 4'b000001;
            seg_d <= 4'b000001;
        end
        4'b0010: begin
            seg_a <= 4'b010111;
            seg_b <= 4'b010001;
            seg_c <= 4'b001010;
            seg_d <= 4'b011111;
        end
        4'b0011: begin
            seg_a <= 4'b010011;
            seg_b <= 4'b010001;
            seg_c <= 4'b010011;
            seg_d <= 4'b011111;
        end
        4'b0100: begin
            seg_a <= 4'b001001;
            seg_b <= 4'b011001;
            seg_c <= 4'b010011;
            seg_d <= 4'b011111;
        end
        4'b0101: begin
            seg_a <= 4'b011010;
            seg_b <= 4'b011001;
            seg_c <= 4'b010011;
            seg_d <= 4'b011111;
        end
        4'b0110: begin
            seg_a <= 4'b011110;
            seg_b <= 4'b010001;
            seg_c <= 4'b010011;
            seg_d <= 4'b011111;
        end
        4'b0111: begin
            seg_a <= 4'b000011;
            seg_b <= 4'b000001;
            seg_c <= 4'b011111;
            seg_d <= 4'b011111;
        end
        4'b1000: begin
            seg_a <= 4'b011111;
            seg_b <= 4'b011001;
            seg_c <= 4'b010011;
            seg_d <= 4'b011111;
        end
        4'b1001: begin
            seg_a <= 4'b011011;
            seg_b <= 4'b011001;
            seg_c <= 4'b010011;
            seg_d <= 4'b011111;
        end
        default: begin
            seg_a <= 4'b000000;
            seg_b <= 4'b000000;
            seg_c <= 4'b000000;
            seg_d <= 4'b000000;
        end
    end

    // 小时数码管控制
    case(counter_hour)
        4'b0000: begin
            seg_a[3] <= 1'b1;
        end
        4'b0001: begin
            seg_b[3] <= 1'b1;
        end
        4'b0010: begin
            seg_c[3] <= 1'b1;
        end
        4'b0011: begin
            seg_d[3] <= 1'b1;
        end
        4'b0100: begin
            seg_a[2] <= 1'b1;
        end
        4'b0101: begin
            seg_b[2] <= 1'b1;
        end
        4'b0110: begin
            seg_c[2] <= 1'b1;
        end
        4'b0111: begin
            seg_d[2] <= 1'b1;
        end
        4'b1000: begin
            seg_a[1] <= 1'b1;
        end
        4'b1001: begin
            seg_b[1] <= 1'b1;
        end
        default: begin
            seg_c[1] <= 1'b1;
        end
    end

    // 分钟数码管控制
    case(counter_min)
        4'b0000: begin
            seg_a[7] <= 1'b1;
        end
        4'b0001: begin
            seg_b[7] <= 1'b1;
        end
        4'b0010: begin
            seg_c[7] <= 1'b1;
        end
        4'b0011: begin
            seg_d[7] <= 1'b1;
        end
        4'b0100: begin
            seg_a[6] <= 1'b1;
        end
        4'b0101: begin
            seg_b[6] <= 1'b1;
            dp <= 1'b1; // 显示小数点
        end
        4'b0110: begin
            seg_c[6] <= 1'b1;
        end
        4'b0111: begin
            seg_d[6] <= 1'b1;
        end
        4'b1000: begin
            seg_a[5] <= 1'b1;
        end
        4'b1001: begin
            seg_b[5] <= 1'b1;
        end
        default: begin
            seg_c[5] <= 1'b1;
        end
    end
end

endmodule

这个例子使用了4个共阳数码管来显示时间，使用了3个计数器来计时，并使用了2个分频器来控制秒钟和分钟计数器的计数速度。时钟信号从外部输入，可以使用晶振或其他时钟源来提供时钟信号。