在实验板的8个数码管上稳定显示21208_11，实验板输入时钟选50MHz,数码管扫描频率为1KHz,给出VHDL代码

以下是一个简单的VHDL代码，可以实现在实验板的8个数码管上稳定显示21208_11：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity display is
    port (
        clk : in std_logic;
        seg : out std_logic_vector(6 downto 0);
        an  : out std_logic_vector(7 downto 0)
    );
end entity display;

architecture Behavioral of display is
    
    --定义时钟分频计数器
    signal clk_div : unsigned(24 downto 0) := (others => '0');
    
    --定义数码管扫描计数器
    signal scan_cnt : unsigned(2 downto 0) := (others => '0');
    
    --定义数码管显示值
    signal display_val : std_logic_vector(15 downto 0) := "0010001000100000";
    
begin
    
    --时钟分频
    process(clk)
    begin
        if rising_edge(clk) then
            clk_div <= clk_div + 1;
        end if;
    end process;
    
    --数码管扫描
    process(clk_div)
    begin
        if rising_edge(clk_div) then
            --显示当前数码管
            an <= std_logic_vector(to_unsigned(scan_cnt, 8));
            
            --获取当前数码管显示值
            seg <= display_val(3*scan_cnt+2 downto 3*scan_cnt);
            
            --更新数码管扫描计数器
            scan_cnt <= scan_cnt + 1;
            if scan_cnt = 8 then
                scan_cnt <= (others => '0');
            end if;
        end if;
    end process;
    
end architecture Behavioral;

在这个代码中，时钟输入为 `clk`，数码管的七段数码输出为 `seg`，数码管扫描信号输出为 `an`。代码中使用了两个信号 `clk_div` 和 `scan_cnt`，分别用于时钟分频和数码管扫描计数。

数码管显示值 `display_val` 被初始化为 `0010001000100000`，这是 `21208_11` 的二进制表示，每四个二进制数对应一个数码管的显示值。

时钟分频计数器 `clk_div` 用于将输入时钟分频为1kHz的扫描信号。数码管扫描计数器 `scan_cnt` 用于控制当前显示的数码管。

在数码管扫描过程中，每个时钟周期依次显示8个数码管，同时在每个数码管显示期间将其对应的七段数码输出到 `seg` 上。当所有数码管都显示完毕后，数码管扫描计数器 `scan_cnt` 归零，重新开始扫描。