基于Verilog的七段管计时器

以下是一个基于Verilog的七段管计时器代码示例：

module timer(
    input clk,         // 时钟信号
    input rst,         // 复位信号
    output reg [6:0] out // 输出七段管信号，共7位
);

reg [23:0] count;     // 计数器，共24位

always @(posedge clk or posedge rst) begin
    if (rst) begin   // 复位计数器和输出信号
        count <= 0;
        out <= 7'b111_1111;
    end else begin
        count <= count + 1;     // 计数器加1
        if (count == 24'b1111_0100_1000_0000_0000_0000) begin    // 如果计数器达到1秒
            count <= 0;         // 重置计数器
            out <= 7'b111_1110; // 输出数字9
        end else if (count == 24'b0000_0000_0000_0000_0000_0000) begin  // 如果计数器达到0秒
            out <= 7'b111_1111; // 输出数字0
        end
    end
end

endmodule

这个计时器使用一个24位计数器，每个时钟周期加1，当计数器达到1秒时，输出数字9，当计数器达到0秒时，输出数字0。在复位时，计数器和输出信号都被重置。