sv的wrapper中信号.waddr后面和一组信号相连是什么意思（{}）

在SystemVerilog中，花括号{}表示一个数组或者一个联合体中的元素列表。当信号.waddr后面和一组信号相连时，通常是因为这些信号被打包成了一个数组或联合体的元素，而.waddr是用来选择这些元素的索引。例如，如果有一个数组信号a，那么a[0]的.waddr就是0，a[1]的.waddr就是1，以此类推。因此，如果一个信号的.waddr后面和一组信号相连，就表示这个信号是一个数组或联合体中的元素，并且这组信号是这个元素的值。