用VHDL实现3S计数

以下是一个简单的 VHDL 实现 3S 计数器的例子：

library ieee;
use ieee.std_logic_1164.all;

entity counter_3s is
    port (
        clk : in std_logic;
        rst : in std_logic;
        count : out std_logic_vector(1 downto 0)
    );
end entity counter_3s;

architecture behavioral of counter_3s is
    signal s_count : std_logic_vector(1 downto 0);
begin
    process (clk, rst)
    begin
        if (rst = '1') then
            s_count <= "00";
        elsif (rising_edge(clk)) then
            case s_count is
                when "00" =>
                    s_count <= "01";
                when "01" =>
                    s_count <= "10";
                when "10" =>
                    s_count <= "11";
                when others =>
                    s_count <= "00";
            end case;
        end if;
    end process;

    count <= s_count;
end architecture behavioral;

上面的代码中，使用 `std_logic_vector` 类型的 `s_count` 信号来存储计数器的值，初始值为 "00"。在时钟上升沿的时候，根据当前值更新计数器的值，当计数器的值为 "11" 的时候，将计数器重置为 "00"。计数器的重置信号通过 `rst` 输入给出。计数器的当前值通过 `count` 输出。