用verilog实现不可重叠的0101序列检测器

以下是一个简单的Verilog代码，实现了不可重叠的0101序列检测器。

module sequence_detector(
  input clk,
  input reset,
  input data,
  output reg detected
);

reg [1:0] state;

always @(posedge clk, posedge reset) begin
  if (reset) begin
    state <= 2'b00;
    detected <= 1'b0;
  end else begin
    case (state)
      2'b00: begin
        if (data == 1'b0)
          state <= 2'b01;
        else
          state <= 2'b00;
      end
      2'b01: begin
        if (data == 1'b1)
          state <= 2'b10;
        else
          state <= 2'b00;
      end
      2'b10: begin
        if (data == 1'b0)
          state <= 2'b11;
        else
          state <= 2'b00;
      end
      2'b11: begin
        if (data == 1'b1) begin
          state <= 2'b00;
          detected <= 1'b1;
        end else
          state <= 2'b00;
      end
    endcase
  end
end

endmodule

该代码使用了一个有限状态机，通过检测输入数据的变化来跟踪当前状态，并在检测到完整的0101序列时将 `detected` 置为 1。在上升沿时触发状态转换，并在复位信号被激活时将状态重置为起始状态。