请用verilog实现可重叠的101序列检测器

以下是一个简单的可重叠的 101 序列检测器的 Verilog 代码：

module seq_detector (
    input clk,
    input reset,
    input data,
    output reg detected
);

reg [1:0] state;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        state <= 2'b00;
        detected <= 1'b0;
    end
    else begin
        state <= {state[0], data};
        if (state == 2'b101) begin
            detected <= 1'b1;
        end
        else begin
            detected <= 1'b0;
        end
    end
end

endmodule

在该代码中，我们使用了一个 2 位的状态机来检测输入序列。状态机的初始状态为 2'b00，表示当前输入序列中没有匹配到 101。每当一个新的输入数据到来时，我们将上一个输入数据和当前数据组成一个 2 位的状态，然后与 2'b101 进行比较。如果匹配，则将 detected 输出信号置为 1，否则为 0。在每个时钟周期的末尾，我们将状态存储到一个寄存器中，等待下一个时钟周期的到来。同时，如果 reset 信号被置为 1，我们将状态机的状态重置为初始状态。