设计一个10分频器，其中分频信号尚空比为1:9，用VHDL写出代码

设计一个10分频器，通常会使用同步分频器结构，即通过组合逻辑来生成一个周期为原始时钟周期十分之一的输出。在VHDL中，我们需要定义一个进程来控制分频过程，并利用计数器来存储原始时钟的周期数。这里是一个简单的示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity TenDivider is
   Port (
      clk_i : in  STD_LOGIC;         -- 输入时钟
      reset_i : in  STD_LOGIC;        -- 外部复位输入
      divide_by_10_o : out STD_LOGIC; -- 输出10分频后的时钟脉冲
      count : out_UNSIGNED(3 downto 0)  -- 计数器状态
   );
end TenDivider;

architecture Behavioral of TenDivider is
begin

   process (clk_i, reset_i)
      variable current_count : UNSIGNED(3 downto 0);
   begin
      if (reset_i = '1') then
         current_count <= (others => '0');
      elsif rising_edge(clk_i) then
         if current_count < X"FF" then
            current_count <= current_count + 1;  
         else
            current_count <= (others => '0'); -- 当计数满十，清零并输出分频结果
            divide_by_10_o <= '1'; -- 输出高电平表示10分频完成
         end if;
      end if;
      
      count <= current_count; -- 显示计数值
   end process;
   
end Behavioral;

在这个例子中，`clk_i`是输入时钟，`reset_i`用于外部复位，`divide_by_10_o`是10分频后的输出信号，`count`则是计数器的状态。当输入时钟上升沿到来且未触发复位时，计数器加一；当计数满十后，会清零并输出分频信号。