用可综合的verilog语句描述一个分频电路，输入时钟频率为50MHz，输出时钟频率为1Hz，请写出设计思路及相应代码。并写出分频电路的激励

设计思路：

分频电路的主要功能是将输入时钟信号分频得到所需的输出时钟信号。本题中要求将输入时钟频率50MHz降低至1Hz，因此需要进行50,000,000次计数才能得到1个输出时钟周期。因此，可以设计一个计数器，每计数50,000,000次后输出1个时钟脉冲。具体实现时，可以使用一个32位的计数器寄存器，从0开始计数，每当计数值达到50,000,000时，输出一个时钟脉冲并将计数器清零。

Verilog代码如下：

module clk_divider (
    input clk,            // 输入时钟
    output reg out_clk    // 输出时钟
);

reg [31:0] cnt;           // 计数器寄存器

always @(posedge clk) begin
    if (cnt == 50000000) begin   // 计数器计数到50,000,000时，输出1个时钟脉冲并清零计数器
        out_clk <= ~out_clk;
        cnt <= 0;
    end else begin
        cnt <= cnt + 1;
    end
end

endmodule

激励文件如下：

`timescale 1ns/1ns

module clk_divider_tb;

reg clk;
wire out_clk;

clk_divider dut (
    .clk(clk),
    .out_clk(out_clk)
);

initial begin
    clk = 0;
    #10;
    repeat (100000) begin
        clk = !clk;
        #1;
    end
    $finish;
end

endmodule

在激励文件中，先将输入时钟信号clk初始化为0，然后每隔1ns翻转一次clk，模拟50MHz的时钟信号。最后通过repeat语句模拟100000个时钟周期，等待仿真结束。