50MHZ到1HZ分频器，用Verilog HDL 语句写

以下一个简单的Verilog HDL语句，用于将输入时钟信号分频至1Hz。

module clk_divider(
  input clk,
  output reg out
);

reg [24:0] counter;

always @(posedge clk) begin
  if (counter == 25000000) begin
    out <= ~out;
    counter <= 0;
  end else begin
    counter <= counter + 1;
  end
end

endmodule

该模块将输入时钟信号 `clk` 作为输入，并使用一个计数器 `counter` 来计数。当计数器达到指定阈值（在本例中为25,000,000）时，输出信号 `out` 将翻转，计数器将被重置为零。这样，输出信号的频率将是输入时钟频率的50,000,000分之一，即1Hz。