在EDA设计与应用中用Verilog HDL语句设计：1、一个二—十进制译码器电路。2、设计一个含有预置数、左移、右移和保持功能的8位寄存器。 3、设计占空比位1:1的2分频器电路和25分频器电路。

在Verilog HDL语言中，设计电路主要是通过组合逻辑和顺序逻辑部分来实现的。这里我会给出一些基本框架，你可以根据这些指导创建详细的模块和结构。

1. **二-十进制译码器电路**:
- 使用`integer`类型定义输入和输出端口，如`input [1:0] address, input clock, output reg [7:0] data;`
- 通过case statement实现逐位判断，每个case对应一位的二进制表示，输出对应的十进制数字。

   always @(posedge clock) begin
     case(address)
       2'b00 : data = 4'b0000;
       //...其他地址及对应数据
     endcase
   end

2. **8位带预置数、左移、右移、保持功能的寄存器**:
- `reg [7:0] register, preset;` 初始化寄存器，`preset`用于设置预置值。
- 使用`assign`或`always @(posedge clock)`结合`shift_left`, `shift_right`等函数实现相应操作。

   always @(posedge clock) begin
     if(preset) register <= preset;
     else if(shift_left) register <= {register[6:0], register[7]};
     // ...其他移位操作
   end

3. **1:1占空比的2分频器和25分频器**:
- 对于2分频，可以使用异步清零的D触发器实现，`always @(posedge clock) register <= ~register;`
- 对于25分频，可以先用2分频得到5倍频，然后用4分频得到125分频。例如，2分频后的信号作为下级4分频的输入，外部控制计数器来达到最终目的。

请注意，这只是一个简化的概述，实际设计会更复杂，需要考虑时钟同步、边缘检测、错误处理等因素，并且需要编写适当的测试和初始化代码。完成上述设计后，记得添加必要的注释以提高代码可读性。