always@(posedge CLK_48MHz or negedge RSTN) begin if(!RSTN)begin CLK_12 <= 0; cnt_12 <= 0; end else begin if(cnt_12 == 1)begin CLK_12 <= !CLK_12; cnt_12 <= 0; end else begin cnt_12 <= cnt_12+1; end end end

这段代码是 Verilog HDL 语言描述的一个时钟模块，它基于一个 48MHz 的时钟信号 CLK_48MHz 和一个复位信号 RSTN，输出一个 12MHz 的时钟信号 CLK_12。在时钟的上升沿或复位信号的下降沿到来时，会进入 begin-end 块内的代码进行处理。如果复位信号 RSTN 为低电平，则将 CLK_12 置为低电平，计数器 cnt_12 归零；否则，如果计数器 cnt_12 的值为 1，则将 CLK_12 取反，计数器 cnt_12 归零；否则，计数器 cnt_12 加 1。整个模块的作用是将 48MHz 的时钟信号分频为 12MHz 的时钟信号。