vivado实现八个拨码开关和八盏灯，设计一个串行数据检测电路，当连续出现4个及4个以上1时，检测输出信号为1，其余情况下的输出信号为0

您可以按照以下步骤在 Vivado 中实现该电路：

1. 创建一个新的 Vivado 工程，选择相应的开发板型号。

2. 在 Block Design 中添加一个 AXI GPIO 模块，该模块用于读取八个拨码开关的状态。

3. 添加一个 AXI GPIO 模块，该模块用于控制八盏灯的状态。

4. 添加一个自定义模块，用于检测连续出现4个及4个以上1的情况。

5. 在 Block Design 中连接这三个模块，其中拨码开关模块的输出端口连接到自定义模块的输入端口，自定义模块的输出端口连接到灯控制模块的输入端口。

6. 生成 bitstream 文件，并下载到开发板中进行测试。

以下是自定义模块的 Verilog HDL 代码示例：

module check_ones(
    input clk, // 时钟信号
    input rstn, // 复位信号
    input [7:0] data_in, // 输入数据
    output reg out // 输出信号
);

reg [3:0] cnt; // 计数器

always @(posedge clk or negedge rstn) begin
    if (!rstn) begin
        cnt <= 0;
        out <= 0;
    end
    else begin
        if (data_in == 8'hFF) // 判断输入是否全为1
            cnt <= cnt + 1;
        else
            cnt <= 0;

        if (cnt >= 4) // 连续出现4个及4个以上1
            out <= 1;
        else
            out <= 0;
    end
end

endmodule

请将该代码添加到 Vivado 工程中，并生成 bitstream 文件进行测试。