反应计时器verilog

以下是一个简单的反应计时器的 Verilog 代码：

module reaction_timer(
    input start,
    input stop,
    output reg [31:0] time
);

reg running, triggered;
reg [31:0] start_time, end_time;

always @ (posedge start) begin
    if (!running) begin
        start_time <= $time;
        running <= 1;
    end
end

always @ (posedge stop) begin
    if (running) begin
        end_time <= $time;
        running <= 0;
        triggered <= 1;
    end
end

always @ (posedge triggered) begin
    time <= end_time - start_time;
    triggered <= 0;
end

endmodule

该模块接受两个输入信号：`start` 和 `stop`，以及一个 32 位输出信号 `time`。当 `start` 信号上升沿到来时，计时器开始计时，并记录下计时开始的时间。当 `stop` 信号上升沿到来时，计时器停止计时，并记录下计时结束的时间。当计时结束后，计算出计时器的时间差，并将其赋值给 `time` 输出信号。