variable "counter" has mixed blocking and nonblocking Procedural Assignments -- must be all blocking or all nonblocking assignments File:

这是一个常见的Verilog编译错误，意思是说在一个模块中，变量“counter”被同时使用了阻塞和非阻塞的赋值形式，这是不合法的。在Verilog中，阻塞赋值符号“=”表示赋值是按顺序执行的，而非阻塞赋值符号“<=”表示赋值是并行执行的。因此，在一个模块中，应该使用一种形式的赋值方式来避免混淆和错误。解决这个问题的方法是将所有的赋值语句改为同一种形式。