基于verilog的数字时钟

下面是一个简单的数字时钟的Verilog代码，它使用了FPGA的时钟模块，并通过计数器实现了十进制数码管的控制。

module clock(
    input clk, //时钟信号
    output [3:0] segA,
    output [3:0] segB,
    output [3:0] segC,
    output [3:0] segD
);

reg [24:0] counter; //计数器，用于控制数字显示

reg [3:0] digit1, digit2, digit3, digit4; //四个数字的七段显示码

always @(posedge clk) begin
    counter <= counter + 1; //计数器每次加1
    if(counter == 25000000) counter <= 0; //计数器达到一秒钟时清零
end

always @(counter) begin
    digit1 <= counter[23:20]; //将计数器的高四位分别赋值给四个显示位
    digit2 <= counter[19:16];
    digit3 <= counter[15:12];
    digit4 <= counter[11:8];
end

//数字的七段显示码，可以根据具体的数码管型号进行修改
assign segA = {digit1 == 4'b0000, digit1 == 4'b0001, digit1 == 4'b0010, digit1 == 4'b0011, digit1 == 4'b0100, digit1 == 4'b0101, digit1 == 4'b0110, digit1 == 4'b0111, digit1 == 4'b1000, digit1 == 4'b1001};
assign segB = {digit2 == 4'b0000, digit2 == 4'b0001, digit2 == 4'b0010, digit2 == 4'b0011, digit2 == 4'b0100, digit2 == 4'b0101, digit2 == 4'b0110, digit2 == 4'b0111, digit2 == 4'b1000, digit2 == 4'b1001};
assign segC = {digit3 == 4'b0000, digit3 == 4'b0001, digit3 == 4'b0010, digit3 == 4'b0011, digit3 == 4'b0100, digit3 == 4'b0101, digit3 == 4'b0110, digit3 == 4'b0111, digit3 == 4'b1000, digit3 == 4'b1001};
assign segD = {digit4 == 4'b0000, digit4 == 4'b0001, digit4 == 4'b0010, digit4 == 4'b0011, digit4 == 4'b0100, digit4 == 4'b0101, digit4 == 4'b0110, digit4 == 4'b0111, digit4 == 4'b1000, digit4 == 4'b1001};

endmodule

这个时钟模块使用了一个计数器来控制数字的显示，计数器每次加1，当计数器达到25000000时（假设FPGA的时钟频率为50MHz，即50个时钟周期为1us，25000000个时钟周期为1秒），计数器清零，重新开始计数。同时，将计数器的高四位分别赋值给四个显示位，这样就可以实现数字的显示。代码中的七段显示码可以根据具体的数码管型号进行修改。