verilog表示十六进制

在 Verilog 中，可以使用 `4'h` 或 `8'h` 前缀来表示 4 位或 8 位十六进制数。例如，以下代码将变量 `data` 初始化为十六进制数 `0x1A`：

reg [7:0] data = 8'h1A;

另外，也可以使用 `hex` 函数将十六进制字符串转换为二进制数。例如，以下代码将变量 `data` 初始化为十六进制数 `0x1A`：

reg [7:0] data = hex("1A");