设计32位RAM存储器Verilog HDL仿真激励文件，要求addr32位地址总线，用于传送地址，以便按地址访问存储单元。 data_in 32位数据输入总线 data_out 32位数据输出总线 clk 时钟信号，上升沿有效 MemWrEn 写使能信号。 当MemWrEn为0时，数据从addr地址端口指定的内存单元读出。 当MemWrEn为1时，配合clk时钟信号工作，在clk上升沿，数据存入由addr地址端口指定的内存单元。

以下是一个简单的32位RAM存储器Verilog HDL仿真激励文件的代码：

module RAM_32bit(
    input [31:0] addr,
    input [31:0] data_in,
    input clk,
    input MemWrEn,
    output reg [31:0] data_out
);

reg [31:0] mem [0:2**32-1];

always @(posedge clk) begin
    if (MemWrEn) begin
        mem[addr] <= data_in;
    end
end

always @(*) begin
    if (!MemWrEn) begin
        data_out <= mem[addr];
    end
end

endmodule

在这个模块中，我们定义了一个32位的RAM存储器，其中有一个32位的地址总线（addr）、一个32位的数据输入总线（data_in）、一个32位的数据输出总线（data_out）、一个时钟信号（clk）和一个写使能信号（MemWrEn）。当MemWrEn为0时，数据从addr地址端口指定的内存单元读出。当MemWrEn为1时，在clk上升沿，数据存入由addr地址端口指定的内存单元。

在always @(posedge clk) begin块中，我们定义了当MemWrEn为1时，数据存储到内存中的行为。在always @(*) begin块中，我们定义了当MemWrEn为0时，从内存中读取数据的行为。