利用 Verilog HDL 设计简单的存储器，包含指令存储器和数据存储器

以下是一个简单的存储器模块设计，包含指令存储器和数据存储器：

module memory(
    input clk,
    input rst,
    input [15:0] addr,
    input [15:0] data_in,
    input write_enable,
    output reg [15:0] data_out
);

// 定义存储器容量
parameter INSTR_MEM_SIZE = 16;
parameter DATA_MEM_SIZE = 8;

// 定义指令存储器和数据存储器
reg [15:0] instr_mem [0:INSTR_MEM_SIZE-1];
reg [15:0] data_mem [0:DATA_MEM_SIZE-1];

// 初始化指令存储器和数据存储器
initial begin
    instr_mem[0] = 16'h0000;
    instr_mem[1] = 16'h0001;
    instr_mem[2] = 16'h0002;
    instr_mem[3] = 16'h0003;
    data_mem[0] = 16'h0000;
    data_mem[1] = 16'h0001;
    data_mem[2] = 16'h0002;
    data_mem[3] = 16'h0003;
end

// 指令存储器读取
always @(posedge clk, posedge rst) begin
    if (rst) data_out <= 16'h0000;
    else if (addr < INSTR_MEM_SIZE) data_out <= instr_mem[addr];
end

// 数据存储器读取和写入
always @(posedge clk, posedge rst) begin
    if (rst) begin
        data_mem[0] <= 16'h0000;
        data_mem[1] <= 16'h0001;
        data_mem[2] <= 16'h0002;
        data_mem[3] <= 16'h0003;
    end
    else if (addr < DATA_MEM_SIZE) begin
        if (write_enable) data_mem[addr] <= data_in;
        data_out <= data_mem[addr];
    end
end

endmodule

该存储器模块实现了以下功能：

- 定义了存储器容量参数，可以根据需要进行修改；
- 定义了指令存储器和数据存储器，并进行了初始化；
- 实现了指令存储器的读取功能；
- 实现了数据存储器的读取和写入功能，同时也实现了写使能信号。

可以根据需要进行修改和扩展。