vsim -voptargs=+acc work.nco # Error loading design

这个错误可能是由于以下原因之一引起的：

1. 如果你的工中使用了Verilog的acc库，但是你的编译器没有正确的设置，就会出现这个错误。你需要检查你的编译器设置是否正确。

2. 另一个可能的原因是你的工程中存在语法错误或者其他编译错误。你需要仔细检查你的代码，以查找并修复这些问题。

3. 另外，这个错误也可能是由于你的工程中使用了一些不受支持的代码特性所导致的。在这种情况下，你需要重新设计你的代码，以避免使用这些特性。

希望这些提示能帮助你解决问题！

相关问题

vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs="+acc" tb_fsm_key_filter # Error loading design # Error: Error loading design # Pausing macro execution # MACRO ./fsm_key_filter_run_msim_rtl_verilog.do PAUSED at line 12

这个错误提示表明在加载设计时发生了错误。有几个原因可能会导致这个错误：

1. 没有正确设置ModelSim的环境变量，导致ModelSim无法找到必要的库文件和可执行文件。

2. 没有正确编译RTL代码，也就是说，没有生成需要的仿真文件。

3. 仿真文件的路径没有正确设置，导致ModelSim无法找到需要的文件。

4. RTL代码中存在语法错误或其他错误，导致无法成功编译。

建议你检查一下这些方面，看看是否能够解决问题。如果还有疑问，可以提供更多的错误信息和相关代码，以便更好地帮助你解决问题。

vsim -voptargs=""+acc"" -L xil_defaultlib -L xbip_utils_v3_0_10 -L c_reg_fd_v12_0_6 -L xbip_dsp48_wrapper_v3_0_4 -L xbip_pipe_v3_0_6 -L xbip_dsp48_addsub_v3_0_6 -L xbip_addsub_v3_0_6 -L c_addsub_v12_0_14 -L xbip_bram18k_v3_0_6 -L mult_gen_v12_0_17 -L axi_utils_v2_0_6 -L cordic_v6_0_17 -L c_mux_bit_v12_0_6 -L c_shift_ram_v12_0_14 -L unisims_ver -L unimacro_ver -L secureip -L xpm -lib xil_defaultlib xil_defaultlib.bmp_tb xil_defaultlib.glbl

这是一个使用 Vivado 中的 vsim 命令进行仿真的例子。其中 -voptargs=""+acc"" 表示开启 SystemVerilog 的 assertion checking 功能。-L 参数指定了需要引用的库文件，xil_defaultlib 是默认的库文件。最后一行表示需要仿真的 testbench 文件为 xil_defaultlib.bmp_tb，glbl 是全局时钟文件。