verilog分频器50mhz分成10khz

以下是一个简单的 Verilog 代码，可以将 50 MHz 的时钟信号分频为 10 kHz：

module clk_divider (
   input clk_in,
   output reg clk_out
);

reg [23:0] counter;

always @(posedge clk_in) begin
   if (counter == 2499) begin
      counter <= 0;
      clk_out <= ~clk_out;
   end else begin
      counter <= counter + 1;
   end
end

endmodule

在这个代码中，时钟信号被输入到 `clk_in` 端口，而分频后的时钟信号则从 `clk_out` 端口输出。`counter` 寄存器用于计数，每计数到 2499 时，将 `counter` 重置为 0，同时将 `clk_out` 取反，实现 50 MHz 到 10 kHz 的分频。