用JKFF生成7, 2, 4, 9, 9, 3, 1的同步时序电路

下面是生成7, 2, 4, 9, 9, 3, 1的同步时序电路的设计过程：

1. 首先，我们需要将要生成的数字转换成二进制形式。7的二进制是0111，2的二进制是0010，4的二进制是0100，9的二进制是1001，3的二进制是0011，1的二进制是0001。

2. 我们需要设计一个基于JK触发器的计数器电路。由于需要生成的数字只有6个，我们可以使用一个3位二进制计数器，即三个JK触发器。每个JK触发器的输出Q都会作为下一个JK触发器的输入CLK。

3. 我们需要确定JK触发器的输入J和K的状态来生成目标数字序列。由于需要生成的数字只有6个，我们可以使用一个3位二进制计数器，即三个JK触发器。每个JK触发器的输出Q都会作为下一个JK触发器的输入CLK。

a) 初始状态: 000
b) 产生7: J=0, K=1（001）
c) 产生2: J=1, K=0（010）
d) 产生4: J=0, K=1（100）
e) 产生9: J=1, K=0（001）
f) 产生9: J=1, K=0（001）
g) 产生3: J=0, K=1（011）
h) 产生1: J=1, K=0（100）

注意，在产生数字9时，需要两次使用相同的JK触发器输入状态。

4. 我们需要确定时钟信号的频率。由于需要生成的数字序列长度为7，我们需要至少7个时钟周期。假设时钟频率为1kHz，一个时钟周期为1ms，则需要至少7ms的时间来生成目标数字序列。

5. 最后，我们需要将所有的JK触发器连接起来，将时钟信号连接到所有的JK触发器的时钟输入CLK上，将各个JK触发器的输入J和K连接到上述确定的状态上。在时钟信号的驱动下，JK触发器将按照确定的状态来产生目标数字序列。

通过以上步骤，我们就可以设计出一个同步时序电路来生成目标数字序列。需要注意的是，在实际的电路设计中，还需要考虑时钟信号的稳定性、噪声和抖动等问题，以确保电路的正确性和可靠性。