Verilog HDL代码实现扫描式七段数码管

以下是一个简单的Verilog HDL代码实现扫描式七段数码管的例子：

module seven_seg_scan(
    input clk,
    input [3:0] data,
    output reg [6:0] seg,
    output reg [3:0] anode
);

reg [24:0] counter;
reg [3:0] digit;

always @(posedge clk) begin
    counter <= counter + 1;
    if (counter == 500000) begin  // 500ms扫描一次
        counter <= 0;
        digit <= digit + 1;
        if (digit == 4) begin
            digit <= 0;
        end
    end
end

always @(posedge clk) begin
    case (digit)
        0: begin
            anode <= 4'b1110;  // 第一个数码管
            case (data)
                0: seg <= 7'b1000000;
                1: seg <= 7'b1111001;
                2: seg <= 7'b0100100;
                3: seg <= 7'b0110000;
                4: seg <= 7'b0011001;
                5: seg <= 7'b0010010;
                6: seg <= 7'b0000010;
                7: seg <= 7'b1111000;
                8: seg <= 7'b0000000;
                9: seg <= 7'b0010000;
                default: seg <= 7'b1111111;
            endcase
        end
        1: begin
            anode <= 4'b1101;  // 第二个数码管
            case (data)
                0: seg <= 7'b1000000;
                1: seg <= 7'b1111001;
                2: seg <= 7'b0100100;
                3: seg <= 7'b0110000;
                4: seg <= 7'b0011001;
                5: seg <= 7'b0010010;
                6: seg <= 7'b0000010;
                7: seg <= 7'b1111000;
                8: seg <= 7'b0000000;
                9: seg <= 7'b0010000;
                default: seg <= 7'b1111111;
            endcase
        end
        2: begin
            anode <= 4'b1011;  // 第三个数码管
            case (data)
                0: seg <= 7'b1000000;
                1: seg <= 7'b1111001;
                2: seg <= 7'b0100100;
                3: seg <= 7'b0110000;
                4: seg <= 7'b0011001;
                5: seg <= 7'b0010010;
                6: seg <= 7'b0000010;
                7: seg <= 7'b1111000;
                8: seg <= 7'b0000000;
                9: seg <= 7'b0010000;
                default: seg <= 7'b1111111;
            endcase
        end
        3: begin
            anode <= 4'b0111;  // 第四个数码管
            case (data)
                0: seg <= 7'b1000000;
                1: seg <= 7'b1111001;
                2: seg <= 7'b0100100;
                3: seg <= 7'b0110000;
                4: seg <= 7'b0011001;
                5: seg <= 7'b0010010;
                6: seg <= 7'b0000010;
                7: seg <= 7'b1111000;
                8: seg <= 7'b0000000;
                9: seg <= 7'b0010000;
                default: seg <= 7'b1111111;
            endcase
        end
    endcase
end

endmodule

该模块包含一个时钟输入`clk`、一个4位输入`data`、4个输出`anode`和7个输出`seg`。其中`anode`用于选择哪个数码管显示，`seg`用于控制哪些段亮起来以显示数字。

每隔500ms扫描一次数码管，通过`digit`变量控制哪个数码管被选中。在`always`块中，根据当前的`digit`和`data`值选择对应的数字和数码管进行显示。在`case`语句中，使用`seg`变量控制哪些段亮起来以显示数字，同时使用`anode`变量控制哪个数码管被选中。