quartus三人表决器

在Quartus中，实现三人表决器的方法可以采用逻辑门电路设计，也可以使用Verilog HDL进行设计。以下是一种基于逻辑门电路的三人表决器设计：

1. 首先，将三个投票输入分别连接到三个2输入AND门的输入端，并将这三个AND门的输出连接到一个3输入OR门的输入端。

2. 然后，在另外三个2输入AND门的输入端分别接入第一个投票输入和后面两个投票的OR结果，第二个投票输入和第一个和第三个投票的OR结果，第三个投票输入和前面两个投票的OR结果。

3. 最后，将这三个AND门的输出连接到一个3输入OR门的输入端，作为最终的表决结果输出。

这样，在三个投票者中，只要有两个人投票相同，那么最终表决器的输出就会与这两个投票相同。

需要注意的是，在实际应用中，需要考虑到信号延迟和噪声等问题，可能需要引入锁存器和滤波器等电路来实现可靠的三人表决器。