如何在verilog中调用一个写好的模块v文件

在Verilog中，可以通过`include`指令来调用一个写好的模块v文件。假设我们有一个名为`example_module.v`的模块v文件，我们可以在需要调用这个模块的文件中使用以下指令：

`include "example_module.v"

这个指令会将`example_module.v`文件中的代码直接复制到当前文件中。在使用`example_module`模块时，只需要按照模块的定义进行实例化即可。例如，如果`example_module`的定义如下：

module example_module(input wire a, b, output reg c);

always @ (a, b)
begin
    c <= a & b;
end

endmodule

我们可以在调用`example_module`的文件中实例化它：

`include "example_module.v"

module top_module(input wire a, b, output reg c);

example_module example(.a(a), .b(b), .c(c));

endmodule

这个例子中，`top_module`调用了`example_module`，并通过实例化的方式将输入和输出信号连接到模块中。注意，实例化时需要按照模块定义中端口的顺序进行连接，或者使用.语法进行命名连接。