Verilog写一个定义一个5位的移位寄存器，检测序列10010

下面是一个使用 Verilog 定义的 5 位移位寄存器，用于检测序列 10010 的示例代码：

module shift_reg(
    input clk,
    input rst,
    input shift,
    input data_in,
    output reg [4:0] data_out,
    output reg match
);

reg [4:0] reg_data;

always @(posedge clk) begin
    if(rst) begin
        reg_data <= 5'b0;
    end else if(shift) begin
        reg_data <= {reg_data[3:0], data_in};
    end
end

assign data_out = reg_data;

initial begin
    match = 0;
end

always @(posedge clk) begin
    if(reg_data == 5'b10010) begin
        match <= 1;
    end else begin
        match <= 0;
    end
end

endmodule

该寄存器与前面的示例相同，包括一个时钟信号 `clk`、一个复位信号 `rst`、一个移位信号 `shift`、一个数据输入信号 `data_in` 和一个数据输出信号 `data_out`。另外，我们添加了一个输出信号 `match`，用于指示当前寄存器中的数据是否匹配给定的序列 10010。

在初始块中，我们将 `match` 初始化为 0。

然后，我们在一个同步块中检测寄存器中的数据是否匹配给定的序列 10010。如果匹配，则将 `match` 设置为 1；否则，将 `match` 设置为 0。注意，在这个例子中，我们采用了同步的方式检测数据是否匹配，以避免异步信号的问题。

请注意，此处假设移位方向为向左移位。如果需要向右移位，只需要将 `reg_data` 的位数从高到低依次存储数据即可。