[Vivado 12-4739] set_clock_groups:No valid object(s) found for '-group [get_clocks dclk_200]'. ["/mnt/batman/ex_regions/yangang/zynq/bd_design/nfc_fm_20230610_8ch_125MHZ_syn_id5_multidriven/project_1/project_1.srcs/constrs_1/new/top.xdc":50]

这个错误通常是由于在约束文件中引用了不存在的时钟对象（即时钟名称或时钟端口名称输入错误）导致的。请检查约束文件中的时钟对象是否正确，并确保它们已经正确地定义。如果这些时钟对象是其他模块的时钟输出，请确保在时钟对象之前实例化这些模块。

此外，还要注意时钟分组的设置。在设置时钟分组时，确保时钟对象已经正确地定义，并且时钟分组的名称也已经定义。如果时钟分组的名称与其它约束文件中定义的时钟分组名称相同，则会引起冲突。

相关问题

set_clock_groups -name gaia_clk1 -asynchronous -group [get_clocks dclk_200]

好的，你的第一个问题是关于 FPGA 设计中的时钟组设置。这段代码使用 Vivado 工具中的 set_clock_groups 命令，为时钟域 dclk_200 中的时钟信号创建一个名为 gaia_clk1 的时钟组，并将其设置为异步时钟组。异步时钟组的意思是该时钟组中的时钟信号与其他时钟域中的时钟信号没有相关性，需要特殊处理以确保正确的时序关系。

[Vivado 12-4739] create_clock:No valid object(s) found for '-objects [get_ports sys_clk]'. ["D:/project_1/project_1.srcs/constrs_1/new/sm_dri.xdc":8]

这个错误通常发生在使用Xilinx Vivado软件进行时钟约束设计的时候，它提示找不到有效的对象来创建时钟约束。具体原因可能是你的设计中没有名为"sys_clk"的时钟端口，或者该时钟端口没有正确地被识别为输入时钟。你需要检查你的设计中是否存在该时钟端口，并且确认它已经被正确地定义并连接到了时钟源。你还需要检查你的XDC约束文件中是否正确地定义了该时钟端口，包括时钟频率和时钟约束等信息。如果以上步骤都没有解决问题，你可以尝试重新打开Vivado软件，或者检查你的设计是否存在其他错误导致时钟约束无法被正确地识别。