实现一个按键控制的计数器，计数值在6位7段数码管上以十进制形式显示，按键1、2、3按一次可让结果分别加1，10，100，按复位键可使结果清零。 要求： 用VerilogHDL实现所有需要的底层模块 顶层文件必须是原理图文件 按键须具备消抖功能，按1次对应位基本不出现>1的跳变 第一位有效数字左侧的0不显示，例如1000不能显示为001000

很高兴为您解答这个问题，以下是Verilog HDL的代码：

首先，我们需要实现按键的消抖功能。这可以通过将按键输入信号连接到一个D触发器，使用一个时钟信号来采样输入信号，并且只在时钟上升沿时更新输出信号来完成。

module debounce(clk, reset, input, output);

input clk, reset, input;
output reg output;

reg [1:0] state;
parameter IDLE = 2'b00, WAIT1 = 2'b01, WAIT0 = 2'b10;

always @(posedge clk, posedge reset) begin
    if (reset) begin
        state <= IDLE;
        output <= 1'b0;
    end else begin
        case (state)
            IDLE: if (input == 1'b1) state <= WAIT1;
                  else state <= IDLE;
            WAIT1: if (input == 1'b0) state <= WAIT0;
                   else if (input == 1'b1) state <= WAIT1;
                   else state <= IDLE;
            WAIT0: if (input == 1'b1) begin
                       state <= WAIT1;
                       output <= 1'b1;
                   end else if (input == 1'b0) state <= WAIT0;
                   else state <= IDLE;
        endcase
    end
end

endmodule

接下来，我们需要实现一个可以计算累加器的模块。我们需要将三个按键的输出信号连接到这个模块，并且使用debounce模块消除按键的抖动。我们还需要将计数器的输出连接到七段数码管模块，将其以十进制形式显示。

module counter(clk, reset, add1, add10, add100, output);

input clk, reset;
output reg [5:0] output;

input add1, add10, add100;

wire a1, a10, a100;

debounce d1(clk, reset, add1, a1);
debounce d10(clk, reset, add10, a10);
debounce d100(clk, reset, add100, a100);

always @(posedge clk, posedge reset) begin
    if (reset) begin
        output <= 6'b000000;
    end else begin
        if (a1) begin
            if (output < 6'b100000)
                output <= output + 1;
        end
        if (a10) begin
            if (output < 6'b100000-10)
                output <= output + 10;
        end
        if (a100) begin
            if (output < 6'b100000-100)
                output <= output + 100;
        end
    end
end

endmodule

最后，我们需要实现一个七段数码管模块，将计数器的输出以十进制形式显示。为了去掉左侧的零，我们需要从最高位开始检查数值，并且只显示第一个非零数字以及它右侧的数字。

module seven_segment(input [5:0] input, output reg [6:0] output);

parameter DIGIT_0 = 7'b1000000, DIGIT_1 = 7'b1111001, DIGIT_2 = 7'b0100100,
          DIGIT_3 = 7'b0110000, DIGIT_4 = 7'b0011001, DIGIT_5 = 7'b0010010,
          DIGIT_6 = 7'b0000010, DIGIT_7 = 7'b1111000, DIGIT_8 = 7'b0000000,
          DIGIT_9 = 7'b0011000;

always @(*) begin
    case (input)
        0: output = DIGIT_0;
        1: output = DIGIT_1;
        2: output = DIGIT_2;
        3: output = DIGIT_3;
        4: output = DIGIT_4;
        5: output = DIGIT_5;
        6: output = DIGIT_6;
        7: output = DIGIT_7;
        8: output = DIGIT_8;
        9: output = DIGIT_9;
        default: output = 7'b0000000;
    endcase
end

endmodule

最终，我们需要将这些模块连接在一起，在顶层文件中实例化它们，并且将计数器的输出连接到七段数码管模块。以下是一个简单的顶层文件示例：

module top(clk, reset, add1, add10, add100, output);

input clk, reset, add1, add10, add100;
output reg [6:0] output;

wire [5:0] counter_output;
wire [2:0] digit_select;

counter ctr(clk, reset, add1, add10, add100, counter_output);
seven_segment ss0(counter_output[5:4], digit_select[0]);
seven_segment ss1(counter_output[3:2], digit_select[1]);
seven_segment ss2(counter_output[1:0], digit_select[2]);

always @(*) begin
    case (digit_select)
        0: output = {7'b0000001, ss0};
        1: output = {7'b0000010, ss1};
        2: output = {7'b0000100, ss2};
        default: output = 7'b1111111;
    endcase
end

endmodule

这个顶层文件将计数器的输出连接到三个七段数码管模块，每个模块显示一个数字。它还根据每个数字的位置选择相应的七段数码管，并且在输出信号的前面添加了一个控制位，以便在FPGA开发板上正确控制七段数码管。