// 显示输入的密码if (delete_count == 2'b00 && password_count > 0) begin // 将输入的密码存储到display寄存器中 display <= {input_password,4'b0000}[(count4)+3:(count4)]; count <= count + 2'b01; last_password_count <= password_count;end else if (delete_count == 2'b01 && last_password_count > 0) begin // 删除输入的密码 display <= display-4'b0001; count <= count - 2'b01; last_password_count <= last_password_count - 1;end; // 加入分号 Error (10170): Verilog HDL syntax error at keshe9.v(60) near text "["; expecting ";"这个错误改完之后的代码
时间: 2023-07-15 16:14:31 浏览: 139
mux4_to_1.rar_VHDL/FPGA/Verilog_Others_
如果你想在Verilog中使用花括号来创建一个选择器,你需要在使用选择器前加上一个反斜杠,如下所示:
```
// 显示输入的密码
if (delete_count == 2'b00 && password_count > 0) begin
// 将输入的密码存储到display寄存器中
display <= {input_password,4'b0000}[((count4)+3):(count4)];
count <= count + 2'b01;
last_password_count <= password_count;
end else if (delete_count == 2'b01 && last_password_count > 0) begin
// 删除输入的密码
display <= display-4'b0001;
count <= count - 2'b01;
last_password_count <= last_password_count - 1;
end;
```
这样,Verilog就会将花括号视为选择器,而不是一个新的语法结构。
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