PLL的可参数化Verilog实现，可以输出任意频率的时钟信号

下面是一个可参数化的 PLL Verilog 实现，可以输出任意频率的时钟信号：

module pll #(
  parameter integer F_REF = 50_000_000, // 参考时钟频率
  parameter integer F_OUT = 1_000_000   // 输出时钟频率
) (
  input clk_in,
  output clk_out
);

localparam integer COUNTER_MAX = F_REF / F_OUT - 1;
reg [31:0] counter;
reg locked;
wire clk_in_edge;
wire clk_out_edge;

assign clk_in_edge = clk_in[1] & ~clk_in[0];
assign clk_out_edge = clk_out[1] & ~clk_out[0];

always @(posedge clk_in_edge or posedge clk_out_edge) begin
  if (clk_out_edge) begin
    counter <= 0;
    locked <= 1;
  end else if (counter == COUNTER_MAX) begin
    counter <= 0;
    locked <= 0;
  end else begin
    counter <= counter + 1;
  end
end

always @(posedge clk_in) begin
  if (locked) begin
    clk_out <= ~clk_out;
  end
end

endmodule

在这个实现中，我们引入了两个参数 `F_REF` 和 `F_OUT`，分别表示参考时钟频率和输出时钟频率。我们通过计算 `COUNTER_MAX = F_REF / F_OUT - 1` 来确定计数器的最大值。在 `always` 块中，当 `counter` 计数器达到最大值时，`counter` 和 `locked` 信号被重置为 `0` 和 `0`，表示 PLL 还没有锁定。同时，`counter` 的最大值也决定了输出时钟的频率。

在 `always` 块中，当 `clk_in` 上出现上升沿时，如果 PLL 已经锁定，则将 `clk_out` 取反，从而产生新的时钟信号。由于我们引入了参数 `F_OUT`，因此可以通过修改该参数来输出不同频率的时钟信号。