verilog reg用法

在 Verilog 中，reg 是一种用于声明变量的关键字。它用于存储单个值，并且可以在模块中使用。

reg 变量可以被赋予值，可以使用在组合逻辑中，也可以用在时序逻辑中。在时序逻辑中，reg 变量存储在时钟上升沿或下降沿时的值，并在之后的时钟周期中保持不变。

下面是一些使用 reg 变量的示例：

1. 声明一个 reg 变量：

reg [7:0] my_reg;

这将声明一个 8 位的 reg 变量 my_reg。

2. 在组合逻辑中使用 reg 变量：

assign output = (input1 & input2) | my_reg;

这里的 my_reg 是一个 reg 变量，可以与其他信号一起使用。

3. 在时序逻辑中使用 reg 变量：

always @(posedge clk) begin
    my_reg <= input;
end

这里的 my_reg 是在时钟上升沿时被赋值为 input 的 reg 变量。在下一个时钟周期中，my_reg 的值将保持不变。

需要注意的是，在 Verilog 中，reg 变量只能在模块中使用。如果需要在模块之间共享变量，可以使用 wire 变量或者声明一个全局变量。