试编写两个4位二进制数相减的verilog程序

以下是一个简单的4位二进制数相减的Verilog程序：

module subtractor(
    input [3:0] a,
    input [3:0] b,
    output reg [3:0] out
);

always @(*) begin
    out = a - b;
end

endmodule

该程序将两个四位二进制数作为输入，然后使用一个always块计算它们的差值，并将结果输出。请注意，这个程序的实现可能不是最优的，但它可以作为一个起点来帮助您更好地理解Verilog的语法和逻辑。