verilog 32位有符号数 输入小于等于0时输出为0，输入大于零时输出为1

可以使用以下代码实现：

module signed_cmp(input signed [31:0] num, output reg out);
    always @(num) begin
        if (num <= 0)
            out = 1'b0;
        else
            out = 1'b1;
    end
endmodule

在这个模块中，输入是一个32位的带符号数`num`，输出是一个单比特的信号`out`，用于表示输入是否大于0。

使用`always`块对输入进行监控，在输入发生变化时执行比较操作。如果输入小于等于0，则将输出设置为0；否则将输出设置为1。

注意，本题中的符号位是最高位（MSB），因此在声明`num`时需要使用`signed`关键字来表示其是一个带符号数。