用verilog语言设计一个满足所有功能的74ls160

74LS160是一款4位二进制同步计数器，可以用Verilog语言来进行设计。

以下是一个简单的Verilog设计代码：

module ls160(
  input clk, // 输入时钟信号
  input rst, // 输入复位信号
  output reg [3:0] q // 输出计数器数值
);

  always @(posedge clk or posedge rst) begin
    if (rst) begin
      q <= 4'b0000; // 复位计数器
    end else begin
      q <= q + 1; // 计数器加1
    end
  end

endmodule

在这个Verilog代码中，我们定义了一个名为ls160的模块，其中包含了一个时钟输入信号clk、一个复位输入信号rst和一个4位输出信号q，表示计数器的数值。

在always块中，我们使用了Verilog中的always @(posedge clk or posedge rst)语句，表示当时钟上升沿或者复位信号上升沿发生时，执行其中的代码。

如果rst信号为1，则将计数器数值复位为0000；否则计数器数值加1。

这个简单的Verilog设计代码可以实现74LS160计数器的所有功能。