用verilog 写一个握手信号

以下是一个简单的握手信号的 Verilog 代码：

module handshake (
  input clk,
  input rst,
  input req,
  output reg ack
);

reg [1:0] state;

parameter IDLE = 2'b00;
parameter WAIT = 2'b01;
parameter DONE = 2'b10;

always @(posedge clk) begin
  if (rst) begin
    state <= IDLE;
    ack <= 0;
  end else begin
    case (state)
      IDLE: begin
        if (req) begin
          ack <= 1;
          state <= WAIT;
        end else begin
          ack <= 0;
          state <= IDLE;
        end
      end
      WAIT: begin
        if (!req) begin
          ack <= 0;
          state <= IDLE;
        end else begin
          ack <= 1;
          state <= DONE;
        end
      end
      DONE: begin
        ack <= 0;
        state <= IDLE;
      end
    endcase
  end
end

endmodule

该模块包含四个输入和输出信号：

- `clk`：时钟信号。
- `rst`：重置信号。
- `req`：请求信号。
- `ack`：应答信号。

该握手信号模块使用了一个状态机来处理请求和应答信号。在 IDLE 状态下，如果检测到了请求信号，它会将应答信号设置为高，并转换到 WAIT 状态。在 WAIT 状态下，如果请求信号保持不变，它会将应答信号保持高，并转换到 DONE 状态。在 DONE 状态下，它会将应答信号设置为低，并回到 IDLE 状态。

注意，该代码仅用于演示目的，可能需要根据具体的应用进行修改。