fpga axi lite代码

AXI Lite 是一种轻量级的 AMBA 总线协议，适用于连接 FPGA 内部的 IP 核和外部的处理器或其他系统组件。下面是一个简单的 FPGA AXI Lite 控制器的代码示例：

module axi_lite_controller (
    input  wire         clk,
    input  wire         rst,
    input  wire [31:0]  axi_a_waddr,
    input  wire [31:0]  axi_a_wdata,
    input  wire         axi_a_wen,
    input  wire [31:0]  axi_a_raddr,
    output wire [31:0]  axi_a_rdata,
    input  wire         axi_a_ren
);

// 内部寄存器定义
reg [31:0] data_reg;

// AXI Lite 接口信号定义
reg [31:0] axi_a_rdata_reg;
reg        axi_a_rvalid_reg;

// 写操作
always @(posedge clk) begin
    if (rst) begin
        data_reg <= 32'h0; // 复位
    end else if (axi_a_wen) begin
        data_reg <= axi_a_wdata; // 写入数据
    end
end

// 读操作
always @(posedge clk) begin
    if (rst) begin
        axi_a_rdata_reg <= 32'h0; // 复位
        axi_a_rvalid_reg <= 1'b0;
    end else if (axi_a_ren) begin
        axi_a_rdata_reg <= data_reg; // 读出数据
        axi_a_rvalid_reg <= 1'b1;
    end else begin
        axi_a_rvalid_reg <= 1'b0;
    end
end

// AXI Lite 接口输出
assign axi_a_rdata = axi_a_rdata_reg;
assign axi_a_rvalid = axi_a_rvalid_reg;

endmodule

该代码实现了一个简单的 AXI Lite 控制器，支持数据的读写操作。通过实例化该模块，并将 AXI Lite 的读写信号连接到该模块的输入端口，就可以实现对内部寄存器的读写控制。具体的使用方法和连接方式需要根据实际应用场景进行配置和实现。