verilog语言设计加法器，实现两个4位数的相加运算，给出设计代码和测试代码

下面是一个简单的4位加法器的Verilog代码和测试代码：

// 4-bit adder module
module adder4(
    input [3:0] a,
    input [3:0] b,
    output [3:0] sum
);

    assign sum = a + b;

endmodule


// Testbench for 4-bit adder
module adder4_tb;

    // Instantiate the adder module
    adder4 dut(
        .a(a),
        .b(b),
        .sum(sum)
    );

    // Inputs
    reg [3:0] a;
    reg [3:0] b;

    // Outputs
    wire [3:0] sum;

    // Clock
    reg clk;

    // Testbench logic
    initial begin
        // Initialize inputs
        a = 4'b0000;
        b = 4'b0000;

        // Toggle clock and inputs
        forever begin
            #10 clk = ~clk;
        end
    end

    always @(posedge clk) begin
        // Print input and output values
        $display("a = %b, b = %b, sum = %b", a, b, sum);

        // Increment inputs
        if (a == 4'b1111 && b == 4'b1111) begin
            a <= 4'b0000;
            b <= 4'b0000;
        end else if (b == 4'b1111) begin
            a <= a + 4'b0001;
            b <= 4'b0000;
        end else begin
            b <= b + 4'b0001;
        end
    end

endmodule

在测试代码中，我们通过时钟来递增输入值，并在每个时钟上升沿时打印输入和输出值。您可以使用模拟器运行此测试代码以验证加法器的正确性。