计时器模块，用于计算时间。 在Quartus项目中，创建一个新的计时器模块。 在计时器模块中，使用时钟信号计算时间。 将计算出的时间输出到存储模块中。

好的，下面是一个简单的计时器模块的Verilog代码，可以用于计算时间并将计算出的时间输出到存储模块中。在这个例子中，我们假设时钟信号的频率为50MHz，每个时钟周期的时间为20ns。

module timer(clk, reset, time);

input clk;      //时钟信号
input reset;    //复位信号
output reg [31:0] time;   //计时器输出，32位无符号整数

reg [31:0] counter;   //计数器，32位无符号整数

always @(posedge clk or posedge reset) begin
    if(reset) begin
        counter <= 0;
        time <= 0;
    end else begin
        counter <= counter + 1;
        if(counter == 50000000) begin   //50MHz时钟下计数到1秒
            counter <= 0;
            time <= time + 1;
        end
    end
end

endmodule

在这个例子中，我们使用了一个32位的计数器counter，每次时钟上升沿到来时，计数器加1。当计数器计数到50000000时（50MHz时钟下计数到1秒），计数器清零，并将计时器输出time加1。如果复位信号reset被置为高电平，计数器和计时器输出都将被清零。

当计时器模块计算出时间之后，我们可以将计时器输出time输出到存储模块中，进行存储。具体的存储方式可以根据你的需求进行选择和实现。