module encoder8_3(Q,d): input[7:0] d; output[2:0] Q: reg[2:0] Q always@(d) begin case(d) 8'b01111111:Q=3'b111; 8'b10111111:Q=3'b110; 8'b11011111:Q=3'b101; 8'b11101111:Q=3'b100; 8'b11110111:Q=3'b011; 8'b11111011:Q=3'b010; 8'b11111101:Q=3'b001; 8'b11111110:Q=3'b000; default: Q=3'bzzz; endcase end endmodule

这是一个 8-3 编码器的 Verilog HDL 代码，它将 8 位输入编码成 3 位输出。输入信号为 d，输出信号为 Q。

当输入为 01111111 时，输出为 111；当输入为 10111111 时，输出为 110；当输入为 11011111 时，输出为 101；当输入为 11101111 时，输出为 100；当输入为 11110111 时，输出为 011；当输入为 11111011 时，输出为 010；当输入为 11111101 时，输出为 001；当输入为 11111110 时，输出为 000。

如果输入不为上述 8 种情况之一，则输出为 zzz，表示未定义。