verilog `if 用例

以下是一个简单的 verilog if 用例，用于比较两个输入值并输出它们的最大值：

module max(input wire [7:0] a, b, output reg [7:0] max_value);

    always @(*) begin
        if (a > b) begin
            max_value = a;
        end
        else begin
            max_value = b;
        end
    end

endmodule

在这个例子中，我们定义了一个名为 `max` 的模块，该模块有两个输入端口 `a` 和 `b`，一个输出端口 `max_value`。使用 `wire` 关键字定义 `a` 和 `b`，表示它们是输入信号。使用 `reg` 关键字定义 `max_value`，表示它是一个可寄存器的输出信号。

在 `always` 块中，我们使用 `if` 语句来比较输入信号 `a` 和 `b` 的值，并将较大的值赋给 `max_value`。如果 `a` 大于 `b`，则执行 `if` 语句块；否则执行 `else` 语句块。

这个例子展示了如何使用 verilog 中的 `if` 语句来实现简单的逻辑功能。