用verilog写一个四位数码管的动态显示

module FourDigitDisplay(
input wire [3:0] digit,
input wire [7:0] data,
output wire [6:0] seg,
output wire [3:0] an
);

reg [7:0] display_data [3:0];

always @(digit or data) begin
case(digit)
4'b0000: display_data <= data;
4'b0001: display_data <= data;
4'b0010: display_data <= data;
4'b0011: display_data <= data;
default: display_data <= 8'b11111111;
endcase
end

assign seg = display_data[7:0];
assign an = digit;

endmodule

上述代码是一个使用 Verilog 编写的四位数码管动态显示模块。该模块接收一个四位二进制数 `digit`，用于选择显示的位数，接收一个八位二进制数 `data`，用于设置要显示的数值。输出 `seg` 为七段数码管的控制信号，`an` 为位选信号。

模块中使用了一个 4x8 的寄存器数组 `display_data[3:0]`，用于存储每个位数要显示的数值。根据输入的 `digit`，选择对应的 `display_data` 进行赋值。当输入的 `digit` 不在 0-3 的范围内时，将 `display_data` 设置为全高电平（8'b11111111），即不显示任何内容。

最后，将 `display_data` 的值赋给 `seg`，将 `digit` 的值赋给 `an`，以完成数码管的动态显示。