用Python写一个统计Verilog代码的脚本

好的，以下是一个简单的Python脚本，可以统计Verilog代码中模块、端口、信号和实例个数：

with open("example.v", "r") as f:
    verilog_code = f.read()

# 统计模块个数
module_count = verilog_code.count("module ")

# 统计端口个数
port_count = verilog_code.count("input") + verilog_code.count("output")

# 统计信号个数
signal_count = verilog_code.count("wire") + verilog_code.count("reg")

# 统计实例个数
instance_count = verilog_code.count(".")

print("模块个数：", module_count)
print("端口个数：", port_count)
print("信号个数：", signal_count)
print("实例个数：", instance_count)

其中，`example.v`是你要统计的Verilog代码文件名，可以根据实际情况进行修改。