用Verilog写一个设系统时钟CLK为6MHZ，设计如下功能电路；产生一个频率为1Khz的输出信号COUT，其占空比从40%开始，每隔4ms占空比减少 10%的变化，，当占空比达到10%时返回40%

下面是一个简单的Verilog实现，可以生成所需的1kHz脉冲信号：

module pulse_generator(
    input clk,
    output reg COUT
);

reg [11:0] counter = 0; // 12位计数器
reg [11:0] threshold = 2400; // 初始阈值为40%

always @(posedge clk) begin
    counter <= counter + 1; // 计数器每个时钟周期加1

    if (counter >= threshold) begin
        COUT <= 1; // 输出脉冲信号
    end else begin
        COUT <= 0;
    end

    if (counter == 6000) begin // 计数器计满6000时钟周期后重置
        counter <= 0;
    end

    if (counter == threshold) begin // 达到阈值时更新阈值
        if (threshold == 2400) begin
            threshold <= 1800; // 占空比减少10%
        end else if (threshold == 1800) begin
            threshold <= 1200;
        end else if (threshold == 1200) begin
            threshold <= 600;
        end else if (threshold == 600) begin
            threshold <= 240; // 占空比减少到10%
        end else if (threshold == 240) begin
            threshold <= 2400; // 占空比恢复到40%
        end
    end
end

endmodule

这个模块有一个时钟输入 `clk` 和一个脉冲输出 `COUT`。计数器 `counter` 是一个12位寄存器，它每个时钟周期加1，最大值为 `6000`。阈值 `threshold` 是另一个12位寄存器，用于控制脉冲的占空比。初始值为 `2400`，即40%的占空比。当 `counter` 的值达到 `threshold` 时，`COUT` 输出高电平，否则输出低电平。当 `counter` 计满 `6000` 个时钟周期时，计数器归零。当 `counter` 的值等于 `threshold` 时，更新 `threshold` 的值，实现占空比的变化。在本例中，每隔4ms占空比减少10%。当占空比减少到10%时，`threshold` 的值会设置为 `240`，占空比恢复到40%时，`threshold` 的值会设置为 `2400`。

需要注意的是，这个模块没有考虑时钟频率的问题，因此需要在实际使用时根据时钟频率调整计数器的初始值和阈值。