verilog 分频模块

以下是一个简单的 Verilog 分频模块示例：

module freq_divider(input clk, input reset, output reg output);

reg [7:0] count;

always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0;
        output <= 0;
    end else begin
        if (count == 255) begin
            count <= 0;
            output <= ~output;
        end else begin
            count <= count + 1;
        end
    end
end

endmodule

该模块接收时钟信号 `clk`、重置信号 `reset` 和输出信号 `output`。使用一个 8 位的计数器 `count` 来计算时钟脉冲的数量。当计数器的值达到 255 时，输出信号取反，并将计数器重置为 0。如果重置信号为高电平，则将计数器和输出信号都设置为 0。

使用此模块时，只需要将输入时钟信号连接到 `clk`，将重置信号连接到 `reset`，并从 `output` 获取输出信号就可以了。例如，如果要将输入时钟信号分频为 1/256，可以这样使用：

freq_divider divider(
    .clk(input_clk),
    .reset(reset),
    .output(output_clk)
);

其中 `input_clk` 是输入时钟信号，`reset` 是重置信号，`output_clk` 是输出信号。