试用74LS161和必要的门电路组成六十进制的计数器，画出电路图

好的，我可以为您画出这个电路的基本原理图，如下所示：


注：此电路图仅为基本原理图，具体电路实现还需要考虑各种细节和实际情况。

在上图中，74LS161是一个4位二进制同步计数器，它的CLK输入接时钟信号，其Q0~Q3输出接到一个4输入的与门中，使能信号EN输出。使能信号EN和时钟信号CLK60输入到一个与门中，得到60进制计数的时钟信号CLK60。

74LS161的Q0~Q1输出接入一个2位BCD码转换器中，将二进制数转换为BCD码。然后，将BCD码输出接入一个2位60进制编码器中，将BCD码转换为60进制数。

由于74LS161的计数范围是0~15，因此需要在电路中加入逻辑门来实现60进制的计数。在本电路中，我们使用了两个4位加法器，一个2位除法器和一个2位余数选择器。

首先，将BCD码转换为10进制数。可以将BCD码的高位和低位分别乘以10和1，然后相加，得到一个10进制数。然后，将10进制数除以60，得到商和余数。余数就是目标60进制数的个位，将其记录下来。然后将商再次除以60，得到商和余数。余数就是目标60进制数的十位，将其记录下来。

最后，将两个余数组合起来，得到目标60进制数。这个过程需要使用两个4位加法器、一个2位除法器和一个2位余数选择器。其中，两个4位加法器用于实现BCD码转10进制数的加法运算，一个2位除法器用于实现10进制数的除法运算，一个2位余数选择器用于从除法器的输出中选择余数。

需要注意的是，电路的具体实现还需要考虑各种细节和实际情况，如时钟信号的频率、加法器和除法器的类型、输入输出信号的电平等等。因此，在实际设计中，需要根据具体情况进行调整和修改。