uvm config db在继承component的部件和继承object的部件中set和get的使用

在继承Component的部件中，我们可以使用以下语句来设置和获取config db中的值：

uvm_config_db#(data_type)::set(this, "config_db_name", "config_db_field", data_value);
uvm_config_db#(data_type)::get(this, "config_db_name", "config_db_field", data_value);

其中，data_type是需要设置或获取的数据类型，config_db_name是config db的名称，config_db_field是config db中的字段名称，data_value是需要设置或获取的值。

在继承Object的部件中，我们可以使用以下语句来设置和获取config db中的值：

uvm_config_db#(data_type)::set(null, "*", "config_db_field", data_value);
uvm_config_db#(data_type)::get(null, "*", "config_db_field", data_value);

其中，null表示使用默认的域名，*表示匹配所有的部件，config_db_field是config db中的字段名称，data_value是需要设置或获取的值。

需要注意的是，config db中的值是全局共享的，因此需要使用唯一的config db名称和字段名称，以避免与其他部件的config db冲突。

相关问题

uvm config db在继承component的部件中set和在继承object的部件中get应该如何使用

UVM的配置数据库（Config DB）是一种用于管理UVM组件之间参数传递的机制。在UVM中，所有的组件都是继承自UVMObject或UVMComponent类，因此在继承UVMComponent或UVMObject的组件中使用配置数据库的方式略有不同。

对于继承自UVMComponent的组件，可以使用set()方法将参数写入配置数据库，然后使用get()方法从配置数据库中读取参数。示例如下：

class my_component extends uvm_component;

  function void build_phase(uvm_phase phase);
    super.build_phase(phase);
    // 将参数写入配置数据库
    uvm_config_db#(int)::set(this, "*", "my_param", 42);
  endfunction

  function void run_phase(uvm_phase phase);
    int my_param;
    super.run_phase(phase);
    // 从配置数据库中读取参数
    uvm_config_db#(int)::get(this, "*", "my_param", my_param);
    $display("my_param = %0d", my_param);
  endfunction

endclass

对于继承自UVMObject的组件，可以使用set()方法将参数写入全局配置数据库，然后使用get()方法从全局配置数据库中读取参数。示例如下：

class my_object extends uvm_object;

  function void build_phase(uvm_phase phase);
    super.build_phase(phase);
    // 将参数写入全局配置数据库
    uvm_config_db#(int)::set(null, "*", "my_param", 42);
  endfunction

  function void run_phase(uvm_phase phase);
    int my_param;
    super.run_phase(phase);
    // 从全局配置数据库中读取参数
    uvm_config_db#(int)::get(null, "*", "my_param", my_param);
    $display("my_param = %0d", my_param);
  endfunction

endclass

需要注意的是，在使用配置数据库时应该遵循一些最佳实践，如避免使用通配符，使用有意义的命名空间，尽量避免在运行时修改配置等。

class vbase_test extends uvm_test; `uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //`uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); `uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); `uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction `endif

这是一个VMM（Verification Methodology Manual）风格的UVM（Universal Verification Methodology）测试类`vbase_test`的实现。以下是对每个函数的简要说明：

- `new`函数：构造函数，用于初始化测试类的成员变量。
- `build_phase`函数：在构建阶段（build phase）创建测试环境（`m_env`）和虚拟序列产生器（`m_vseqr`），并通过UVM配置数据库设置默认的序列（`vBaseSeq`）到虚拟序列产生器。
- `connect_phase`函数：在连接阶段（connect phase）连接虚拟序列产生器的输入端口和测试环境的相关组件。
- `reset_phase`函数：重置阶段（reset phase）的任务，在系统复位信号为低电平时重置寄存器模型（`m_env.m_reg_model`）。
- `reset_reg_model`函数：重置寄存器模型的任务，无限循环等待系统复位信号为低电平，然后调用寄存器模型的重置方法，并在系统复位信号为高电平时完成重置操作。
- `end_of_elaboration_phase`函数：结束实例化阶段（end of elaboration phase）的任务，删除之前运行的测试结果文件，并记录随机种子到文件中。
- `start_of_simulation_phase`函数：开始仿真阶段（start of simulation phase）的任务，用于在仿真开始时打印相关信息。
- `main_phase`函数：主阶段（main phase）的任务，设置阶段完成延迟时间。
- `report_phase`函数：报告阶段（report phase）的任务，用于打印测试结果和清理相关文件。

请注意，这只是一个测试类的简化版本，具体实现可能还包括其他成员变量和方法。如果您有特定的问题或需要进一步的帮助，请提供更多的上下文信息。