module data_test(AB_SW,A,B); input[2:0] AB_SW; output[31:0] A,B; reg[31:0] A,B; wire[2:0] AB_SW; always@(*) begin case(AB_SW) 3'b000:begin A=32'h0000_0000; B=32'h0000_0000; end 3'b001:begin A=32'h0000_0003; B=32'h0000_0607; end 3'b010:begin A=32'h8000_0000; B=32'h8000_0000; end 3'b011:begin A=32'h7FFF_FFFF; B=32'h7FFF_FFFF; end 3'b100:begin A=32'hFFFF_FFFF; B=32'hFFFF_FFFF; end 3'b101:begin A=32'h8000_0000; B=32'hFFFF_FFFF; end 3'b110:begin A=32'hFFFF_FFFF; B=32'h8000_0000; end 3'b111:begin A=32'h1234_5678; B=32'h1111_2222; end default:begin A=32'h9ABC_DEF0; B=32'h1111_2222; end endcase end endmodule，加注释

//定义模块data_test，包含输入端口AB_SW和输出端口A、B
module data_test(AB_SW,A,B);
input [2:0] AB_SW; //三位输入端口AB_SW，用于选择输出值
output [31:0] A, B; //32位输出端口A、B，用于输出选择的值
reg [31:0] A, B; //32位寄存器A、B，用于存储选择的值
wire [2:0] AB_SW; //三位输出端口AB_SW，用于连接选择器

//用always块实现组合逻辑
always @(*) begin
case(AB_SW) //根据AB_SW的值，选择不同的输出值
3'b000:begin A=32'h0000_0000; B=32'h0000_0000; end
3'b001:begin A=32'h0000_0003; B=32'h0000_0607; end
3'b010:begin A=32'h8000_0000; B=32'h8000_0000; end
3'b011:begin A=32'h7FFF_FFFF; B=32'h7FFF_FFFF; end
3'b100:begin A=32'hFFFF_FFFF; B=32'hFFFF_FFFF; end
3'b101:begin A=32'h8000_0000; B=32'hFFFF_FFFF; end
3'b110:begin A=32'hFFFF_FFFF; B=32'h8000_0000; end
3'b111:begin A=32'h1234_5678; B=32'h1111_2222; end
default:begin A=32'h9ABC_DEF0; B=32'h1111_2222; end //默认值
endcase
end
endmodule //模块定义结束