三目运算符 Verilog

Verilog 中的三目运算符是 `conditional operator`，它的语法如下：

(condition) ? (true_expression) : (false_expression)

其中，`condition` 是一个布尔表达式，如果它的值为真，则返回 `true_expression` 的值，否则返回 `false_expression` 的值。

例如，下面的代码使用了三目运算符来实现一个比较器：

module comparator(input [7:0] a, b, output reg eq, gt, lt);

always @(*) begin
    eq = (a == b) ? 1 : 0;
    gt = (a > b) ? 1 : 0;
    lt = (a < b) ? 1 : 0;
end

endmodule

在这个例子中，`eq` 表示 `a` 是否等于 `b`，`gt` 表示 `a` 是否大于 `b`，`lt` 表示 `a` 是否小于 `b`。