layout版图中lvs地和电源命名

### layout版图中LVS的地和电源命名规范

在进行layout版图中的LVS（布局与原理图验证）时，对于地和电源的命名有特定的要求以确保验证过程顺利通过。通常情况下，为了保持一致性并便于工具识别，建议遵循以下原则：

- **名称统一性**：所有的电源线和地线应该在整个项目中有统一的标准名称。常见的做法是在整个电路设计过程中始终使用相同的标签来表示VDD（电源）、GND（接地）。这有助于减少混淆，并使自动化工具能够更可靠地区分不同的网络[^1]。

- **避免特殊字符**：应避免使用任何可能导致解析错误或兼容性问题的特殊字符作为网名的一部分。推荐仅采用字母、数字以及下划线(_)等简单字符组合而成的名字[^2]。

- **区分层次结构**：当存在多级供电情况时（例如核心电压Vcore, I/O接口电压VI/O），可以通过附加描述性的前缀或者后缀来进行区别对待。比如可以分别命名为`VDD_CORE`, `VDD_IO`；同样适用于不同功能模块下的地信号，如模拟部分AGND 和 数字部分DGND[^3]。

- **顶层实例化考虑**：考虑到一些EDA工具可能存在的局限性，在创建最上层(top-level) cell时最好直接按照实际物理意义给予恰当而直观的名字而不是简单的默认值(像TOP)，这样有利于后续操作及维护工作[^4]。

// 示例 Verilog 代码片段展示如何定义电源和地线
module top_module (
    input wire VDD,
    input wire GND,
    ...
);
...
endmodule